Die NPU mit Strom versorgen: On-Chip, externer PMIC oder Hybrid?

Ihr Always-on-Sensorknoten verfügt jetzt über einen neuronalen Beschleuniger, und der erste Prototyp bricht mitten in der Inferenz mit einem Brownout ein. Die Batterie hatte noch Ladung, aber die Versorgungsschiene konnte den Inferenz-Burst nicht aufrechterhalten. Wie in Your MCU Got Smarter – Your Supply Chain Got Harder beschrieben, kosten einige der neuesten mit NPU ausgestatteten MCUs inzwischen nur noch ein oder zwei Dollar und bringen damit scharfe Inferenz-Bursts im Millisekundenbereich in Designs, die möglicherweise für relativ konstante Regelungs-Workloads ausgelegt waren. 

Ein neuronaler Beschleuniger bei knappem Leistungsbudget ist zunächst ein Stromversorgungsproblem und erst danach ein Rechenproblem. Sie haben drei grundlegende Optionen: die integrierten Regler der MCU verwenden, die Core-Rails auf einen externen Power-Management-IC (PMIC) verlagern oder interne und externe Versorgungen in einer Hybridarchitektur kombinieren. Jede Option bringt andere Kompromisse bei Bauteilanzahl, Platinenfläche, Effizienz, Rail-Kontrolle und Leistungsreserve mit sich.

Kernaussagen

• Die Inferenz bündelt die Arbeit in Millisekunden-Bursts auf Core-Rails mit niedriger Spannung, oft unter einem Volt. Die Energie pro Inferenz bestimmt, was KI zum Energiebudget beiträgt, während Einschwingverhalten und Quellimpedanz bestimmen, ob die Rail stabil bleibt. 
• Gemessene Ergebnisse zum Vergleich NPU versus CPU zeigen Energieverbesserungen von 8,9x bis 143x bei Workloads, die sich effizient auf den Beschleuniger abbilden lassen. Kleine Modelle können diesen Vorteil verlieren, wenn die NPU-Auslastung zu gering ist. 
• Die On-Chip-Regelung ist der Ausgangspunkt für Subwatt-Designs, die auf Platinenfläche und BOM-Kosten optimiert sind, sofern der interne Regler den erforderlichen Strom, die notwendige Rail-Stabilität und die angestrebten Taktfrequenzen unterstützen kann. 
• Ein externer PMIC eignet sich für Multidomain- oder performancekritische Designs, die Wandlungseffizienz, Stromlieferfähigkeit, Rail-Kontrolle oder Sequenzierung benötigen. In wiederaufladbaren Systemen kann er außerdem das Laden und Fuel-Gauging der Batterie integrieren.
• Eine Hybridversorgung passt dann, wenn ein oder zwei Rails die Effizienz oder Leistungsreserve einer externen Regelung benötigen, während die übrigen Rails die Platinenfläche und Kosten einer vollständig externen PMIC-Architektur nicht rechtfertigen.
• Quellen mit hoher Impedanz, etwa Knopfzellen, können Inferenz-Bursts in Brownouts verwandeln. Dimensionieren Sie lokale Energiespeicher anhand des Ladungsbedarfs des Bursts, des Batteriewiderstands und des zulässigen Spannungseinbruchs.

Inferenz-Bursts belasten die Versorgungsschiene

Ein Always-on-Gerät hält normalerweise einen energiearmen Sensorpfad aktiv, während die Haupt-Rechendomäne auf einen Trigger wartet. Wenn der Trigger auslöst, läuft die Inferenz als Burst. Die Ereignisaufschlüsselung eines Keyword-Spotting-Inferenzzyklus von Chiphersteller Alif unterteilt die Last in einen Wake-Spike, den Burst der Mel-Frequency Cepstral Coefficient (MFCC)-Verarbeitung, den NPU-Burst und den nachlaufenden Strom. Alif maß die Last auf der NPU mit 6,8 ms und 0,17 mJ pro Inferenz, verglichen mit 137 ms und 2,62 mJ auf der CPU allein.

Ein unabhängiges Preprint aus dem Jahr 2025 zur Vermessung von Alif-Silizium mit externer Instrumentierung fand Energieverbesserungen pro Inferenz von 8,9x bis 143x über vier Modelle hinweg, die von der NPU-Offload profitierten. 

In einem Keyword-Spotting-Beispiel war die durchschnittliche Leistung während des NPU-Laufs etwas höher, doch die deutlich kürzere Ausführungszeit kompensierte dies mehr als ausreichend. 

Bei einem kleinen MNIST-Modell zur Klassifikation handgeschriebener Ziffern lief die NPU mit nur 5,1 Prozent Auslastung und verbrauchte mehr Energie als der CPU-Pfad, weil der Orchestrierungs-Overhead die Einsparungen bei der Rechenarbeit überwog. Bei kleinen Modellen kann die CPU effizienter sein; wo die NPU eine unabhängige Leistungssteuerung hat, kann die Firmware sie ausgeschaltet lassen, bis die Workload eine Beschleunigung rechtfertigt.

Gemessene NPU-Energieergebnisse über verschiedene Workloads hinweg

Die NPU-Effizienz hängt stark von Workload-Fit und Beschleuniger-Auslastung ab.

Um zu sehen, was das an der Versorgungsschiene bedeutet, betrachten Sie STs STM32N6. Er betreibt den Core im Nominalmodus bei 0,81 V, und STs Messungen beziffern allein die VDDCORE-Domäne während der Inferenz auf 124 bis 191 mW. Das Unternehmen liefert für diese Rail ein spezielles Power-Messpaket.

Öffentlich verfügbare Leistungsdaten zu MCU-NPUs enthalten selten Stromanstiegsraten auf Oszilloskop-Niveau oder Rail-Droop-Kurven. Schnelle Lastsprünge sind ein bekanntes Problem, aber das Einschwingverhalten, das Ihr Regler und Ihre Entkopplung beherrschen müssen, hängt von Workload, Board, Wandler und Quelle ab. Messen Sie VDDCORE auf der tatsächlichen Hardware unter Inferenz.

Sobald Sie wissen, wie die Last aussieht, lautet die Frage, wo die Wandlung stattfindet: auf dem Chip, in einem externen PMIC oder aufgeteilt zwischen beiden.

1. Die On-Chip-Regler der MCU verwenden

MCU-Hersteller verlagern seit Jahren mehr vom Stromversorgungspfad auf den Chip, und die NPU-Generation setzt diesen Trend fort. STs STM32U5 und STM32N6-Familien bieten interne Schaltregelung für ihre Core-Versorgungen und benötigen nur einen kleinen Satz externer induktiver und Entkopplungskomponenten. Infineons PSOC Edge unterteilt den Chip in eine Hochleistungsdomäne und eine Low-Power-Domäne. 

Mit Blick auf 2027 sagt Ambiq, dass sein kommendes Atomiq110 eine 12-nm-Implementierung seiner Subthreshold Power Optimized Technology (SPOT)-Plattform nutzen und einen Ultra-Low-Power-Modus mit Betrieb nahe 300 mV bieten wird. 

NXPs i.MX RT700 macht den Trade-off ungewöhnlich sichtbar, weil sein Evaluation Kit (EVK) es Designern ermöglicht, denselben Prozessor unter vier Stromversorgungsarchitekturen zu bewerten: mit vollständig externem PMIC, vollständig On-Chip, als Hybrid aus beiden und als diskretem Aufbau ohne PMIC. Bei externen Rails mit 1,1 V oder höher erreicht der Main-Core 325 MHz und der Sense-Core 250 MHz. Bei Verwendung der internen Low-Dropout-Regler (LDOs) sinken diese Obergrenzen auf 250 beziehungsweise 205 MHz. Die Konfiguration mit externem PMIC wird als Standard des EVK ausgeliefert. Die Anzahl der Rails ist daher nur ein Teil der Make-or-Buy-Entscheidung, denn eine externe Versorgung bringt auch messbare Taktreserven und kann die Wandlungseffizienz verbessern.

Die On-Chip-Regelung ist durch Strom- und thermische Reserven, die Wandlungseffizienz auf dem SoC-Prozess selbst und die Anzahl der steuerbaren Rails begrenzt. Dennoch minimiert der interne Pfad externe Komponenten und Platinenfläche, und für viele Subwatt-Designs ist er die bessere Wahl, sofern der On-Chip-Regler den erforderlichen Strom, die nötige Rail-Stabilität und die angestrebten Taktziele unterstützen kann.

2. Einen externen PMIC hinzufügen

Für Endpoint-Designs kann ein externer PMIC die Wandlungseffizienz verbessern und Rail-Kontrolle, Stromlieferfähigkeit, Sequenzierung und Funktionen hinzufügen, die die MCU intern nicht bereitstellt. In wiederaufladbaren Systemen kann er außerdem Laden und Fuel-Gauging der Batterie integrieren. 

Nordics nPM1300 zeigt, wie viel Power-Management-Funktionalität in ein kleines Gehäuse passt. Er kombiniert zwei 200-mA-Buck-Regler, zwei konfigurierbare LDOs/Load-Switches, Batterieladen und Fuel-Gauge-Unterstützung in einem Gehäuse von etwa 3 x 2,4 mm. Die Konfiguration erfolgt über I2C, und der Betrieb ist mit nur fünf externen Passivbauteilen möglich.

Ein dedizierter Power-Die kann effizienter regeln als Schaltungen, die auf dem Logikprozess der MCU aufgebaut sind. Diese Vorteile müssen jedoch die zusätzliche Platinenfläche, die zusätzlichen Komponenten und die Mehrkosten rechtfertigen.

3. Eine Hybridversorgung verwenden

Eine Hybridarchitektur belässt einen Teil der Wandlung auf der MCU, während die Rails, die am stärksten von externer Regelung profitieren, aus dem Chip heraus verlagert werden. NXPs i.MX RT700-EVK liefert ein nützliches Beispiel: Sein On-Chip-DC-DC-Wandler erzeugt VDDN, während externe Regler VDD1 und VDD2 versorgen. Eine Hybridkonfiguration passt dann, wenn ein oder zwei Rails die Effizienz oder Leistungsreserve einer externen Regelung benötigen, während die übrigen Rails die Platinenfläche und Kosten einer vollständig externen PMIC-Architektur nicht rechtfertigen. 

Was die externe Rail kostet

Der sauberste BOM-Vergleich nutzt denselben Prozessor unter unterschiedlichen Stromversorgungskonfigurationen, und NXPs i.MX RT700 bietet genau das. Der externe Pfad fügt der BOM den PCA9422 und seine Passivbauteile hinzu und tauscht dies gegen mehr Taktreserve und potenziell höhere Wandlungseffizienz ein. Der On-Chip-Pfad entfernt diese Positionen, verzichtet dafür aber auf einen Teil der Leistungsreserve. Listen- und Spotpreise haben in diesem Jahr teils stark voneinander abgewichen, daher sollten Sie mit Octopart beide Power-Stacks für die Stückzahlen bepreisen, die Sie voraussichtlich kaufen werden.

Zur Second-Source- und Qualifizierungsseite der MCU-Auswahl siehe 5 Suppliers Hold 80% of the MCU Market. Where's Your Second Source?

Wenn die Batterie zum Flaschenhals wird

Der Innenwiderstand einer Knopfzelle kann beim Entladen von mehreren Ohm auf Dutzende Ohm ansteigen, sodass ein direkt aus der Zelle gezogener Inferenz-Burst die Eingangsspannung des Wandlers unter dessen erforderliche Betriebsspannung drücken kann. Ein Pufferkondensator oder ein kleiner Superkondensator kann den Burst lokal bereitstellen. Dimensionieren Sie ihn anhand des Ladungsbedarfs des Bursts, des Innenwiderstands der Batterie und des zulässigen Spannungseinbruchs statt allein anhand des Spitzenstroms. 

TIs langjährige Im White Paper SWRA349 wird die Berechnung Schritt für Schritt erläutert. Validieren Sie den Pufferkondensator beim schlechtestmöglichen Ladezustand der Batterie und bei der Betriebstemperatur, bei denen die Quellimpedanz am höchsten ist. In einem grenzwertigen Design kann diese eine Komponente darüber entscheiden, ob das Produkt ausgeliefert wird.

Wählen Sie nach Leistungsklasse und verifizieren Sie anschließend auf dem Prüfstand

Wenn es an die Auswahl einer Stromversorgungsarchitektur geht, beginnen Sie mit der Leistungsklasse. Ein Subwatt-Design, das auf minimale Leiterplattenfläche und BOM-Kosten optimiert ist, beginnt in der Regel mit dem On-Chip-Regler. Ein SoC mit mehreren Versorgungsdomänen oder hoher Performance-Sensibilität rechtfertigt eher einen externen PMIC oder eine hybride Versorgung, etwa durch bessere Effizienz, Sequenzierung, Rail-Control oder Taktspielraum. Quellen mit hoher Impedanz wie Knopfzellen benötigen unabhängig von der Reglerarchitektur eine Pufferung für Lastspitzen. 

Unabhängig davon, für welche Architektur Sie sich entscheiden, sollten zwei Messungen die Entscheidung bestimmen. Die Energie pro Inferenz zeigt, ob die Beschleunigung die Energiebilanz verbessert. Die Rail-Transienten im Worst Case zeigen, ob Regler, Quelle und Entkopplung die Last unterstützen können. Messen Sie beides auf Ihrer eigenen Hardware, bevor Sie sich festlegen.